在半导体晶体管尺寸越来越小、芯片功能日益复杂的趋势下，系统级测试（简称 SLT）变得至关重要。系统级测试 (SLT) 是指在仿真的终端使用场景中对待测芯片 (DUT) 进行测试，纯粹通过运行和使用来完成测试，无需像传统自动测试设备 (ATE) 那样创建测试向量。仍需要编写测试，但编写方式不同。

       系统级测试也被称为功能测试。由于结构测试能够自动化，可以更有效地满足故障覆盖率要求。因此，自动测试程序生成 (ATPG) 成为测试向量的主要来源。

       ATPG 等结构技术需要扫描链等人工结构，以便访问整个电路，这使得大多数测试都是在测试模式下完成。虽然这对测试大有裨益，但可测试性设计 (DFT) 和 ATPG 也有缺点，包括：

       • 测试模式掩盖了仅在功能模式下可见的故障

       • ATPG 测试向量不会覆盖电路所有部分，如 IP 块之间的接口

       • 待测芯片在结构测试期间不会经历真实运行，无法发现一些边缘故障和滞后性的故障，包括：电源和时钟分配电路中的噪声；测试向量导致待测芯片发热；ATPG 没有覆盖复杂的真实场景，手动编写这样的测试向量可能非常困难甚至不可能；测试中不包括系统软件。

       相较而言，使用 SLT 时，测试工程师可以像在真实环境中一样使用待测芯片，从而发现以前无法发现的故障。鉴于进入测试时的初始缺陷率升高，而退出测试时允许的缺陷率显著降低，元器件制造商比以往任何时候都更加依赖测试。目前的技术已经远远超过每个芯片 10 亿个晶体管的大关， 99.5% 的故障覆盖率虽然仍可以接受，但如果以 10 亿件来计算，0.5% 还是很多。

       电子设计自动化 (EDA) 行业在实现故障覆盖率与密度同步提高方面付出了巨大努力，但由于以下原因，故障覆盖率的提升有所滞后。

       故障模式：每当在集成电路制造中引入新的创新技术，也意味着引入了新的故障模式。但检测这些故障模式所需的新测试技术却开发缓慢，总是难以跟上步伐。而通过 SLT，制造商可以实施功能测试，以引发和捕获由新故障模式导致的真实故障。

       SoC 内部接口：ATPG 专注于测试 IP 块并为这些 IP 块实现非常高的故障覆盖率。然而，随着 SoC 变得越来越复杂，加入更多 IP 块，这些 IP块之间的接口成为芯片中更重要的组成部分，导致整体故障覆盖率下降。

       IP 块接口的另一个挑战是它们通常是异步的，这就导致测试更加困难。除了测试异步接口的复杂度，扫描所有可能的时序组合也非常耗时。

       EDA 行业提供了推动 SoC 系统验证的工具，但尚不清楚这些仿真将如何移植到 ATE，甚至能否移植到 ATE。SLT 支持对接口进行测试，因为待测芯片将在真实环境中使用，以便发现 ATE 中可能没有出现的故障。

       SoC 和 SIP 的复杂度日益提高，加上终端用户日益严格的质量要求，在此趋势的推动下， SLT 得到了更广泛的采用，成为待测芯片测试策略中的关键组成部分。通过使用 SLT 在仿真的终端环境中对待测芯片进行功能测试，设备制造商可以预防使用传统晶圆和封装测试技术难以检测到的漏检故障。

       此外，在测试流程中添加 SLT 环节后，不仅可以捕获漏检故障，而且可以在平台之间移动测试，包括在测试流程的早期阶段运行低良率测试，后期阶段在 SLT 测试设备中运行高良率测试，这将有助于客户达到理想的测试成本 / 质量比。

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